- 15萬(wàn)-30萬(wàn)/年
- 西安
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- 3年以上
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- 本科
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- 全職
職位誘惑: 年終獎(jiǎng)金,五險(xiǎn)一金,福利好,成長(zhǎng)空間大
發(fā)布時(shí)間: 2020-02-26發(fā)布
職位描述
職責(zé)描述
1、實(shí)現(xiàn)系統(tǒng)要求分析,對(duì)設(shè)計(jì)進(jìn)行模塊分割、接口定義；
2、負(fù)責(zé)算法映射與芯片架構(gòu)探索；
3、RTL設(shè)計(jì)實(shí)現(xiàn)；基于面積、時(shí)序要求的優(yōu)化設(shè)計(jì)；設(shè)計(jì)報(bào)告編寫。
4、基于驗(yàn)證結(jié)果，分析排錯(cuò)；
5、負(fù)責(zé)相關(guān)文檔、報(bào)告的撰寫、歸檔。
職位要求
1、電子、通信、計(jì)算機(jī)相關(guān)專業(yè)3年以上工作經(jīng)驗(yàn)
2、熟練操作計(jì)算機(jī)、前端EDA工具；
3、熟悉微處理器體系結(jié)構(gòu)，熟悉面向硬件架構(gòu)的算法映射，熟練掌握面向?qū)崿F(xiàn)的RTL級(jí)設(shè)計(jì)；
4、熟練掌握數(shù)字電路設(shè)計(jì)、數(shù)字電路綜合技術(shù)；
5、能夠針對(duì)RTL/netlist進(jìn)行時(shí)序、功耗、面積和電路性能的優(yōu)化；
6、熟練掌握verilog硬件描述語(yǔ)言，善于學(xué)習(xí)。
職位發(fā)布者
顧敏捷
HR
7天
簡(jiǎn)歷處理用時(shí)
100%
簡(jiǎn)歷及時(shí)處理率
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