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設(shè)計(jì)實(shí)現(xiàn)工程師

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  • 30萬-39.6萬/年
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職位誘惑: 五險(xiǎn)一金?補(bǔ)充醫(yī)療保險(xiǎn)?補(bǔ)充公積金?員工旅游?交通補(bǔ)貼?股票期權(quán)年終獎(jiǎng)金?通訊補(bǔ)貼?定期體檢?彈性工作

發(fā)布時(shí)間: 2018-04-24發(fā)布

職位描述

職位描述：
1.  負(fù)責(zé)RTL到GDSII的設(shè)計(jì)流程，包括布局, 電源規(guī)劃, CTS, 繞線, 時(shí)序收斂, 信號(hào)完整性分析，功耗分析等方面的工作
2.  負(fù)責(zé)芯片DRC，LVS，ANT，DFM，ESD/latch-up等物理驗(yàn)證流程
3.  負(fù)責(zé)模擬IP的后端集成工作，完成相關(guān)檢查
應(yīng)聘要求:
1.  電子工程專業(yè)及相關(guān)專業(yè)本科5年,或碩士畢業(yè)3年以上ASIC數(shù)字后端設(shè)計(jì)經(jīng)驗(yàn)
2.  能獨(dú)立完成從Netlist to GDSII的數(shù)字后端設(shè)計(jì)工作,有成功的28nm及以下工藝流片經(jīng)驗(yàn)優(yōu)先
3.  精通主流數(shù)字后端EDA工具(Synopsys/Cadence/Mentor),熟悉TCL/PERL等腳本語言
4.  具備扎實(shí)的時(shí)序收斂以及芯片signoff技能
5.  良好的團(tuán)隊(duì)合作精神,工作敬業(yè)負(fù)責(zé),具有良好的溝通技能

職位發(fā)布者

Hellen Lin

HR

7天

簡(jiǎn)歷處理用時(shí)

100%

簡(jiǎn)歷及時(shí)處理率

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