初級(jí)FPGA工程師

收藏職位

10萬(wàn)-20萬(wàn)/年
深圳
|
1-3年
|
本科
|
全職

職位誘惑: 年終獎(jiǎng)金,五險(xiǎn)一金,福利好,老板nice,年底雙薪,股票期權(quán),年度旅游,技術(shù)領(lǐng)先,成長(zhǎng)空間大,通訊津貼,節(jié)日禮物,技能培訓(xùn)

發(fā)布時(shí)間: 2018-05-08發(fā)布

職位描述

崗位職責(zé)：
1.   負(fù)責(zé)FPGA總體方案的設(shè)計(jì)、選型，進(jìn)行較復(fù)雜的FPGA單元架構(gòu)設(shè)計(jì)并撰寫(xiě)設(shè)計(jì)文檔；
2.   負(fù)責(zé)HDL代碼設(shè)計(jì)、仿真資源和時(shí)序優(yōu)化，分析并解決開(kāi)發(fā)過(guò)程中的問(wèn)題；
3.   負(fù)責(zé)與軟、硬件工程師協(xié)作，進(jìn)行產(chǎn)品聯(lián)調(diào)、測(cè)試；
4.   參與項(xiàng)目需求分析，進(jìn)行產(chǎn)品定義、算法實(shí)現(xiàn)、系統(tǒng)功能分解等工作。
任職資格：
1.   本科及以上學(xué)歷，電子相關(guān)專業(yè)；
2.   一年及以上相關(guān)工作經(jīng)驗(yàn)，有相關(guān)項(xiàng)目開(kāi)發(fā)背景；
3. 掌握Verilog，熟悉數(shù)字邏輯設(shè)計(jì)（包括模塊架構(gòu)設(shè)計(jì)、RTL編程、仿真驗(yàn)證等）；
4. 會(huì)使用主流廠商Xilinx或Altera、Lattice大規(guī)模FPGA芯片；
5. 掌握VCS、Modelsim、Synplify、ISE/Quartus等EDA工具；
6.   有高速圖像處理經(jīng)驗(yàn)者優(yōu)先考慮；
7.   有高速接口（LVDS/ V-BY-ONE/HDMI/DP）工作經(jīng)驗(yàn)者優(yōu)先考慮。