- 32萬-45萬/年
- 長沙
- |
- 3年以上
- |
- 本科
- |
- 全職
職位誘惑: 五險一金,年度旅游,成長空間大,技能培訓,年終獎金
發(fā)布時間: 2022-03-25發(fā)布
職位描述
基本要求：
1、微電子或電子類相關專業(yè)；
2、具備較強的學習能力與解決問題的能力；
3、具備良好的英語閱讀、資料查閱能力；
4、具備良好的團隊協(xié)作能力；
5、具備良好的文檔寫作能力；
6、有工程項目經(jīng)驗優(yōu)先；
7、吃苦耐勞，具有一定的抗壓能力。
任職資格：
1、 2到3年以上芯片前端設計實際工作經(jīng)驗，有成功流片經(jīng)驗者優(yōu)先；
2、 熟練使用Cadence、Synopsys EDA工具和仿真工具，完成電路設計、優(yōu)化及驗證。
3、 熟悉verilog HDL語言編寫規(guī)范的RTL代碼風格和測試激勵。
4、 熟練使用NC_Verilog對設計進行功能驗證及形式驗證。
5、 熟悉c語言與verilog語言進行模塊級驗證。
6、 熟悉數(shù)字IC電路前端設計流程。
7、 有CPU/DSP開發(fā)經(jīng)驗者優(yōu)先；充分掌握邏輯綜合和時序分析。
8、 具有團隊合作精神、責任心強、上進好學、工作細心。
工作職責：
1、負責信號處理器DSP或其他芯片的開發(fā)、設計、文檔、測試等工作；
2、負責芯片前端RTL開發(fā)、測試與驗證工作；
3、對設計、測試中發(fā)現(xiàn)的問題進行詳細分析和準確定位，與相關人員討論解決方案；
4、提出對產(chǎn)品的進一步改進的建議，并評估改進方案是否合理。
5、由核高基重大專項DSP總工親自負責崗前培訓、一對一指導、并肩完成項目開發(fā)。
職位發(fā)布者
康楊
HR
7天
簡歷處理用時
100%
簡歷及時處理率
滬公網(wǎng)安備31011502017136號