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高級(jí)ASIC 設(shè)計(jì)工程師

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  • 24萬(wàn)-36萬(wàn)/年
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職位誘惑: 成長(zhǎng)空間大,技術(shù)領(lǐng)先

發(fā)布時(shí)間: 2018-05-04發(fā)布

職位描述

崗位職責(zé):
1)    主要負(fù)責(zé)自研IP的高質(zhì)量RTL設(shè)計(jì),包括從IP架構(gòu)到具體的Code實(shí)現(xiàn);
2)    自研IP對(duì)于帶寬、性能以及功耗等方面都有較高要求,需與算法設(shè)計(jì)團(tuán)隊(duì)密切合作,理解算法的大致流程。
 
任職要求:
1)    電子,微電子及計(jì)算機(jī)相關(guān)專業(yè)本科及以上學(xué)歷,三年以上工作經(jīng)歷,或者相關(guān)研究方向的應(yīng)屆畢業(yè)生;
2)    熟悉linux工作環(huán)境,熟悉C/C++, Verilog/VHDL, SystemVerilog, SystemC, Tcl, Shell Script中多項(xiàng)語(yǔ)言;
3)    熟悉AMBA總線相關(guān)協(xié)議,或者有cache, memory緩存,DMA等相關(guān)經(jīng)驗(yàn);
4)    有FPGA設(shè)計(jì)使用經(jīng)驗(yàn),用FPGA設(shè)計(jì)過(guò)一些高性能計(jì)算模塊(加分);
5)    有UVM/VMM/OVM等驗(yàn)證方法學(xué)使用經(jīng)驗(yàn)(加分);
6)    有神經(jīng)網(wǎng)絡(luò)DNN計(jì)算單元在FPGA或者ASIC上的實(shí)現(xiàn)經(jīng)驗(yàn)(加分);
7)    熟悉神經(jīng)網(wǎng)絡(luò)原理,了解相關(guān)的模型壓縮,參數(shù)量化等機(jī)制(可選,加分);
8)    有較強(qiáng)的自學(xué)以及專研能力,有較好的團(tuán)隊(duì)合作以及追求卓越精神, 良好的文獻(xiàn)檢索及閱讀能力, 愿意挑戰(zhàn)及勇于試錯(cuò)的精神。

職位發(fā)布者

Claire Wu

HR

7天

簡(jiǎn)歷處理用時(shí)

100%

簡(jiǎn)歷及時(shí)處理率

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