職責(zé)說明：
      1. 負(fù)責(zé)數(shù)字邏輯電路設(shè)計(jì)
      2. 從事芯片和模塊設(shè)計(jì)規(guī)范的制定
      3. RTL代碼的實(shí)現(xiàn)，仿真，驗(yàn)證以及綜合和靜態(tài)時(shí)序分析
4. FPGA邏輯子系統(tǒng)設(shè)計(jì)驗(yàn)證
5. UVM驗(yàn)證

   職位要求：
     1. 電子/微電子/集成電路設(shè)計(jì)/計(jì)算機(jī)相關(guān)專業(yè)本科及以上學(xué)歷
     2. 精通Verilog/VHDL/SystemVerilog語言
     3. 熟悉集成電路設(shè)計(jì)流程及相關(guān)工具（NCsim/Verdi/DC/RC/PT）
     4. 熟悉腳本語言（Shell/Perl/TCL）
     5. 熟悉基于AMBA協(xié)議的SOC架構(gòu)
     6. 兩年以上實(shí)際電路設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先（如果跟著導(dǎo)師做過重大項(xiàng)目或重要課題，應(yīng)屆畢業(yè)也可）
工作地點(diǎn)寧波高新區(qū)，有意向者請(qǐng)將簡(jiǎn)歷投遞到 mywang@univasage.com或hr@univasage.com