- 5萬-9萬/年
- 北京
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- 工作經(jīng)驗(yàn)不限
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- 本科
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- 實(shí)習(xí)
職位誘惑: 福利好,老板nice,技術(shù)領(lǐng)先,成長空間大,交通補(bǔ)助,節(jié)日禮物,技能培訓(xùn)
發(fā)布時(shí)間: 2019-01-29發(fā)布
職位描述
熟悉verilog或VHDL、完成過較大的verilog/VHDL design；
對搭建復(fù)雜的testbench有一定了解；
對ASIC flow和FPGA verification/flow 有一定的了解或經(jīng)驗(yàn)；
對計(jì)算機(jī)體系結(jié)構(gòu)有一定的了解；
對數(shù)字信號(hào)處理有一定的了解；
對處理器設(shè)計(jì)有一定了解的加分。
以上要求屬于參考，針對實(shí)習(xí)生的話要求會(huì)降低
職位發(fā)布者
Dr. Zhao
SVP
7天
簡歷處理用時(shí)
100%
簡歷及時(shí)處理率
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