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電路設(shè)計(jì)/集成電路IC設(shè)計(jì)工程師

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  • 15萬(wàn)-30萬(wàn)/年
  • 合肥
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  • 1-3年
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  • 全職

職位誘惑: 年終獎(jiǎng)金,五險(xiǎn)一金,福利好,年度旅游,技術(shù)領(lǐng)先,成長(zhǎng)空間大,通訊津貼,節(jié)日禮物,技能培訓(xùn)

發(fā)布時(shí)間: 2020-04-20發(fā)布

職位描述

職責(zé)描述：
1. 負(fù)責(zé)項(xiàng)目中模擬IP 架構(gòu)研發(fā)包括模擬電路設(shè)計(jì)、模擬電路仿真驗(yàn)證、
數(shù)?；旌戏抡骝?yàn)證,模擬版圖設(shè)計(jì),實(shí)現(xiàn)芯片功能/性能要求
2. 模擬IP性能驗(yàn)證測(cè)試.
3. 撰寫詳細(xì)設(shè)計(jì)/測(cè)試文檔；
任職要求：
1. 微電子及電子類相關(guān)集成電路設(shè)計(jì)專業(yè),本科及碩士學(xué)歷；
2. 熟悉模擬電路，從事模擬IP設(shè)計(jì)（電路及版圖）工作多年（本科6年，碩士2年），
對(duì)模擬電路的各種參數(shù)了如指掌，如信噪比、諧波失真等等。；
3. 熟悉模擬IC設(shè)計(jì)流程，掌握相關(guān)EDA工具(Composer/Spectre等)；
4. 具有半導(dǎo)體理論基礎(chǔ)，熟悉模擬版圖，能夠處理或指導(dǎo)版圖設(shè)計(jì)；
5. 有PLL/Serdes如HDMITX/RX等IP設(shè)計(jì)經(jīng)驗(yàn)；
6. 熟悉電視（視頻/音頻）系統(tǒng)，了解模擬IP在電視系統(tǒng)中的作用以及系統(tǒng)對(duì)模擬IP的要求更為有利
7. 熟悉Matlab, Verilog/VHDL 的知識(shí)更為有利。
8. 熟悉測(cè)試儀器，示波器，邏輯分析儀等。
 

職位發(fā)布者

劉志偉

HR

7天

簡(jiǎn)歷處理用時(shí)

100%

簡(jiǎn)歷及時(shí)處理率

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