1、 負(fù)責(zé)與設(shè)計(jì)人員制定驗(yàn)證計(jì)劃；
2、 負(fù)責(zé)模塊級(jí)、系統(tǒng)級(jí)驗(yàn)證平臺(tái)搭建與維護(hù)；
3、 負(fù)責(zé)驗(yàn)證條例的設(shè)計(jì)和驗(yàn)證模型的開發(fā)；
4、 負(fù)責(zé)驗(yàn)證覆蓋的檢查和驗(yàn)證優(yōu)化；
5、 編寫完整的驗(yàn)證報(bào)告；
崗位需求
1、 熟練掌握System Verilog設(shè)計(jì)語言及相關(guān)EDA工具；
2、 熟悉SoC驗(yàn)證流程、方法、掌握Makefile、Perl、Shell等腳本語言；
3、 具有基于UVM的SoC驗(yàn)證工作經(jīng)驗(yàn)者優(yōu)先；
4、 具有較強(qiáng)的學(xué)習(xí)能力，優(yōu)秀的獨(dú)立分析問題的能力。
1、 5年以上相關(guān)工作經(jīng)驗(yàn)；
2、 熟練掌握Cadence、Spectre的相關(guān)模擬設(shè)計(jì)EDA工具；
3、 具有模數(shù)轉(zhuǎn)換類IP設(shè)計(jì)經(jīng)驗(yàn)；
4、 熟練掌握模擬電路設(shè)計(jì)方法、設(shè)計(jì)流程。
5、 具備良好的溝通和文檔編寫能力；
6、具有低功耗設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先；