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數(shù)字集成電路設(shè)計(jì)(高級工程師)

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  • 30萬-50萬/年
  • 深圳
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  • 碩士
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職位誘惑: 五險(xiǎn)一金,福利好,老板nice,十五薪,技術(shù)領(lǐng)先,成長空間大

發(fā)布時(shí)間: 2018-10-29發(fā)布

職位描述

職位信息
1.     負(fù)責(zé)大規(guī)模的數(shù)字系統(tǒng)架構(gòu)設(shè)計(jì);
2.     負(fù)責(zé)組織實(shí)施數(shù)字算法的設(shè)計(jì)、建模及仿真驗(yàn)證工作;
3.     負(fù)責(zé)組織實(shí)施數(shù)字電路模塊劃分、電路實(shí)現(xiàn)及系統(tǒng)整合;
4.     負(fù)責(zé)組織RTL代碼綜合、時(shí)序分析和后端版圖設(shè)計(jì)的交互工作;
5.     和數(shù)字驗(yàn)證團(tuán)隊(duì)協(xié)同工作;
6.     負(fù)責(zé)SoC系統(tǒng)或子系統(tǒng)集成;
7.     負(fù)責(zé)芯片設(shè)計(jì)文檔的撰寫。
 
任職要求
1.      大學(xué)本科及以上學(xué)歷,通信、微電子、電子工程相關(guān)專業(yè);
2.     3年以及上數(shù)字集成電路設(shè)計(jì)經(jīng)驗(yàn),了解無線通信協(xié)議優(yōu)先;
3.     具有多次成功的數(shù)字大規(guī)模電路流片經(jīng)驗(yàn);
4.     精通Verilog/VHDL/systemverilog進(jìn)行 模塊設(shè)計(jì);
5.     精通大規(guī)模數(shù)字電路系統(tǒng)蓋家溝設(shè)計(jì)、仿真驗(yàn)證、電路綜合、能夠獨(dú)立完成數(shù)字模塊定義及劃分。系統(tǒng)整合;
6.     精通tcl/perl/shell等腳本語言;
7.     良好的英語能力;良好的團(tuán)隊(duì)合作精神及技術(shù)學(xué)習(xí)能力。具有一定的領(lǐng)導(dǎo)能力。

職位發(fā)布者

深圳市紐瑞芯科技有限公司

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