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【2021屆應(yīng)屆生】數(shù)字電路設(shè)計(jì)工程師(合肥)

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  • 15萬-25萬/年
  • 合肥
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  • 應(yīng)屆生/在校生
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  • 碩士
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  • 全職

職位誘惑: 五險(xiǎn)一金,福利好,年度旅游,技術(shù)領(lǐng)先,成長(zhǎng)空間大,技能培訓(xùn)

發(fā)布時(shí)間: 2020-09-08發(fā)布

職位描述

你會(huì)參與到:
1. 根據(jù)設(shè)計(jì)要求編寫設(shè)計(jì)文檔,定義設(shè)計(jì)規(guī)格書;
2. 編寫RTL 代碼;
3. 對(duì)模塊或整體設(shè)計(jì)簡(jiǎn)單驗(yàn)證;
4. FPGA實(shí)現(xiàn)驗(yàn)證并調(diào)試;
5. 解決FPGA驗(yàn)證遇到的問題。
 
 
需要這樣的你:
1. 碩士及以上學(xué)歷,微電子/電子與通信/電路與系統(tǒng)等相關(guān)專業(yè)
2. 有扎實(shí)的數(shù)字電路基礎(chǔ)知識(shí)及清晰的邏輯分析能力,熟悉數(shù)字集成電路前端和后端設(shè)計(jì)流程;
3. 熟悉Verilog等硬件電路設(shè)計(jì)語(yǔ)言,熟練掌握C或C++語(yǔ)言及某種匯編語(yǔ)言;
4. 熟悉數(shù)字邏輯電路設(shè)計(jì)的相應(yīng)EDA工具;
5. 熟悉FPGA驗(yàn)證平臺(tái)、綜合和時(shí)序分析。

職位發(fā)布者

劉衛(wèi)平

模擬電路設(shè)計(jì)部經(jīng)理

7天

簡(jiǎn)歷處理用時(shí)

100%

簡(jiǎn)歷及時(shí)處理率

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