數(shù)字IC設(shè)計(jì)工程師
- 12萬-20萬/年
- 無錫
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- 應(yīng)屆生/在校生
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- 碩士
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- 全職
職位誘惑: 福利好,技能培訓(xùn),交通補(bǔ)助,節(jié)日禮物
發(fā)布時(shí)間: 2020-02-26發(fā)布
職位描述
崗位職責(zé):
1.負(fù)責(zé)數(shù)字集成電路的設(shè)計(jì)及其相關(guān)算法實(shí)現(xiàn)和驗(yàn)證;
2.負(fù)責(zé)進(jìn)行電路RTL代碼編寫、仿真驗(yàn)證、綜合、時(shí)序分析、可測性設(shè)計(jì);
3.配合后端工程師完成布局布線;
4.負(fù)責(zé)芯片設(shè)計(jì)項(xiàng)目中數(shù)字前端設(shè)計(jì)開發(fā)工作,包括RTL設(shè)計(jì)、RTL驗(yàn)證、形式驗(yàn)證、RTL綜合、時(shí)序驗(yàn)證、DFT/ATPG等工作,實(shí)現(xiàn)芯片功能、性能要求;
5.指導(dǎo)版圖設(shè)計(jì)并進(jìn)行相關(guān)檢查和后仿真;
6.指導(dǎo)設(shè)計(jì)測試方案,并協(xié)助對芯片樣片進(jìn)行測試評估;
7.負(fù)責(zé)相關(guān)技術(shù)文檔編寫。
任職要求:
1.熟悉數(shù)字IC設(shè)計(jì)流程;
2.熟練Verilog代碼編寫,了解邏輯綜合、靜態(tài)時(shí)序分析、后端物理實(shí)現(xiàn)及形式驗(yàn)證等;
3.熟悉VCS、NC-Verilog、ISE、DC、PT、Formality等EDA工具;
4.具有流片經(jīng)驗(yàn)者優(yōu)先;
5.主動性強(qiáng),有責(zé)任心,做事認(rèn)真仔細(xì),良好的團(tuán)隊(duì)合作精神。
職位發(fā)布者
顧敏捷
HR
簡歷處理用時(shí)
簡歷及時(shí)處理率
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