崗位職責(zé)：
1.  研究相應(yīng)的工藝庫(kù)中邏輯單元和相關(guān)IP的行為和性能，對(duì)芯片進(jìn)行早期布局規(guī)劃，
并反饋給架構(gòu)設(shè)計(jì)人員；

2.  按照計(jì)劃完成芯片的綜合(DC)，代碼和網(wǎng)表的一致性檢查(Formal Check)，靜態(tài)
時(shí)序分析 (STA)，對(duì)芯片的面積,  功耗和時(shí)序進(jìn)行綜合評(píng)估和優(yōu)化， 并反饋給架構(gòu)
設(shè)計(jì)人員和代碼設(shè)計(jì)人員進(jìn)行優(yōu)化；
3.  協(xié)助RTL設(shè)計(jì)人員做好RTL代碼的QA；
4.  時(shí)鐘樹(shù)和復(fù)位信號(hào)的規(guī)劃，跨時(shí)鐘域信號(hào)分析，片內(nèi)測(cè)試設(shè)計(jì)；
5.  負(fù)責(zé)timing  signoff和lower power Flow；
6.  跟蹤芯片投片后的質(zhì)量，協(xié)助進(jìn)行芯片的失效性分析；
7.  協(xié)助硬件工程師進(jìn)行板級(jí)的信號(hào)完整性分析。
崗位要求：
1.  熟悉IBM/GF ASIC  流程優(yōu)先
2.  熟悉verilog/VHDL語(yǔ)言，熟練掌握Perl/Tcl等腳本語(yǔ)言；
3.  精通綜合工具DC,  使用Design Complier進(jìn)行芯片級(jí)的綜合和時(shí)序分析、優(yōu)化,
能夠進(jìn)行跨時(shí)鐘域的分析(Debussy或者SpyGlass)；
4.  精通靜態(tài)時(shí)序分析工具(例如Primetime)和等效性分析工具(例如Formality)；
5.  微電子相關(guān)專(zhuān)業(yè)碩士以上學(xué)歷，5年以上芯片后端工作經(jīng)驗(yàn), 必須有主流廠家
(IBM，TSMC, UMC, SMIC, Global  Foundary)的流片經(jīng)驗(yàn)，做過(guò)45nm及以下工藝的
實(shí)際后端項(xiàng)目；

工作地址
青羊區(qū)騰飛大道51號(hào)青羊工業(yè)園E11棟