- 15萬-30萬/年
- 上海
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- 應(yīng)屆生/在校生
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- 碩士
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- 全職
職位誘惑: 福利好,老板nice,技術(shù)領(lǐng)先,成長(zhǎng)空間大
發(fā)布時(shí)間: 2019-12-10發(fā)布
職位描述
will do SOC, IP digital design for all our product line include mobile SOC, IOT, Modem and new IP development.
include front-end design/verification, fpga, DFT, timing closure and backend positions.
1. EE或者微電子專業(yè)碩士研究生，熟悉verilog coding，熟悉常見EDA工具。
2. 至少熟悉下面技能之一，有過項(xiàng)目實(shí)際操作經(jīng)驗(yàn)優(yōu)先
邏輯仿真(RTL/gate simulation)， 邏輯綜合(synthesis)，時(shí)序分析(static timing analysis), DFT (mbist / scan insertion)
3. 熟悉ARM AMBA 總線架構(gòu)，使用過ARM Cortex-A 或者Cortex-R系列CPU，或者有多媒體模塊（graphic，video codec，image processing）設(shè)計(jì)及驗(yàn)證經(jīng)驗(yàn)。
4. 有過FPGA實(shí)現(xiàn)經(jīng)驗(yàn)優(yōu)先。
職位發(fā)布者
ASR HR
VP
7天
簡(jiǎn)歷處理用時(shí)
100%
簡(jiǎn)歷及時(shí)處理率
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