1.負(fù)責(zé)模擬電路版圖設(shè)計(jì)

2.負(fù)責(zé)版圖物理層驗(yàn)證(DRC/LVS/PEX等)

3.與電路設(shè)計(jì)師合作進(jìn)行版圖的優(yōu)化

4.撰寫相關(guān)的技術(shù)文檔




1.Analog layout design

2.Layout physical verification(DRC/LVS/PEX and so on)

3.Cooperate with circuit designer for layout optimization

4.Make design related document




崗位要求：

1.電子類本科或以上學(xué)歷，至少三年以上模擬版圖設(shè)計(jì)經(jīng)驗(yàn)

2.熟悉Linux系統(tǒng)及相關(guān)的EDA 工具，包括Cadence Virtuoso, Calibre 等

3.工作態(tài)度積極，具有良好的團(tuán)隊(duì)合作精神和溝通能力

4.英語(yǔ)水平良好，能進(jìn)行日常對(duì)話和工作上的技術(shù)溝通

5.了解基本的CMOS 電路原理優(yōu)先

6. 具有CIS版圖設(shè)計(jì)經(jīng)驗(yàn)優(yōu)先




1.Bachelor or above degree in Electrical Engineering, over 3 years analog (manual) layout & physical verification experience  

2.Good EDA skills (Cadene Virtuoso and Calibre verification tools), familiar Linux enviroment

3.Good teamwork/communication/positive attitude

4.Good english skill ( daily conversation and technical discussion )

5.Understand basic CMOS circuit theory is plus

6.Experience in CIS layout is plus