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設(shè)計(jì)驗(yàn)證工程師

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  • 35萬-65萬/年
  • 深圳
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  • 5年以上
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  • 本科
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  • 全職

職位誘惑: 年終獎(jiǎng)金,五險(xiǎn)一金,福利好,老板nice,十五薪,年底雙薪,股票期權(quán),年度旅游,技術(shù)領(lǐng)先,成長(zhǎng)空間大,通訊津貼,交通補(bǔ)助,節(jié)日禮物,技能培訓(xùn),購房貸款

發(fā)布時(shí)間: 2019-06-24發(fā)布

職位描述

主要職責(zé):
期待優(yōu)秀的ASIC驗(yàn)證工程師,對(duì)芯片的設(shè)計(jì)實(shí)現(xiàn)進(jìn)行驗(yàn)證,具體的工作職責(zé)包括:
- 應(yīng)用先進(jìn)的芯片驗(yàn)證方法和技術(shù),對(duì)芯片的設(shè)計(jì)、架構(gòu)及微架構(gòu)進(jìn)行驗(yàn)證;
- 定義驗(yàn)證范圍,支撐驗(yàn)證框架架構(gòu)開發(fā)工作;
- 協(xié)同公司芯片架構(gòu)工程師、設(shè)計(jì)工程師、軟件工程師,共同完成驗(yàn)證目標(biāo)
 
崗位要求:
- 本科以上學(xué)歷,碩士、博士更優(yōu);電子、計(jì)算機(jī)、物理、數(shù)學(xué)等相關(guān)理工科專業(yè);
- 具備使用隨機(jī)激勵(lì)、功能覆蓋、基于斷言驗(yàn)證方法的經(jīng)驗(yàn);
- 具備使用C++或SystemVerilog的面向?qū)ο缶幊棠芰Γ?br />- 對(duì)主流設(shè)計(jì)及驗(yàn)證工具(VCS 或相近仿真工具、Debussy、GDB等調(diào)試工具)及方法(如UVM等)有所了解;
- 善于進(jìn)行調(diào)試驗(yàn)證和找尋復(fù)雜問題的解決方法;
- 英文具有良好的閱讀文檔的能力;
- 優(yōu)秀的學(xué)習(xí)能力、溝通能力、責(zé)任心和團(tuán)隊(duì)協(xié)作能力;
- 有跨地域、跨語言協(xié)作經(jīng)驗(yàn)的優(yōu)先考慮

職位發(fā)布者

jie.zhou

7天

簡(jiǎn)歷處理用時(shí)

100%

簡(jiǎn)歷及時(shí)處理率

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