- 35萬-65萬/年
- 深圳
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- 5年以上
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- 本科
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- 全職
職位誘惑: 年終獎金,年度旅游,購房貸款,五險一金,技術領先,福利好,成長空間大,老板nice,通訊津貼,十五薪,交通補助,年底雙薪,股票期權,節(jié)日禮物,技能培訓
發(fā)布時間: 2019-06-24發(fā)布
職位描述
主要職責：
- 為公司基于RISC-V CPU內核的機器學習ASIC芯片設計RTL；
- 優(yōu)化芯片的時鐘及功耗；
- 為模擬仿真過程中的芯片功能性調試提供支持；
- 為RTL設計編寫計時和功耗限制
崗位要求：
- 電子、計算機、物理、數(shù)學等相關理工科專業(yè)，碩士或博士學歷；
- 具備使用System Verilog/Verilog進行RTL設計的經(jīng)驗；
- 良好的Python/Perl/Tcl腳本編寫能力；
- 英文具有良好的閱讀文檔的能力；
- 優(yōu)秀的學習能力、責任心和團隊協(xié)作能力；
- 具備功耗優(yōu)化相關知識將優(yōu)先考慮；
- 對RISC-V指令集、CPU體系架構、存儲器分級體系有所了解將優(yōu)先考慮；
- 有跨地域、跨語言協(xié)作經(jīng)驗的優(yōu)先考慮
職位發(fā)布者
jie.zhou
7天
簡歷處理用時
100%
簡歷及時處理率
滬公網(wǎng)安備31011502017136號