- 35萬-60萬/年
- 上海
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- 工作經(jīng)驗不限
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- 本科
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- 全職
職位誘惑: 年終獎金,年度旅游,五險一金,技術(shù)領(lǐng)先,福利好,成長空間大,老板nice,十五薪,年底雙薪,節(jié)日禮物,技能培訓(xùn)
發(fā)布時間: 2019-06-24發(fā)布
職位描述
職責(zé)描述：
1. 了解Verilog的代碼需求并進(jìn)行實現(xiàn)；
2. RTL編碼電路的實現(xiàn)、執(zhí)行與SOC集成；
3. 參與SoC系統(tǒng)架構(gòu)定義；
4. 為IC電路制定體系結(jié)構(gòu)規(guī)范，并協(xié)助確保正確的電路實現(xiàn)；
5. 系統(tǒng)驗證、調(diào)試及性能分析；
3. 構(gòu)建塊級驗證環(huán)境，編寫塊級測試向量；
4. 對模塊級和系統(tǒng)級芯片采用sdc/upf進(jìn)行綜合；
5. 協(xié)助芯片的開發(fā)以及硅性能驗證，
崗位需求：
1. 電子工程或相關(guān)專業(yè)本科以上學(xué)歷，
2. 3年以上ASIC設(shè)計工作經(jīng)驗；
3. 較強(qiáng)的Verilog代碼編寫能力，熟悉主流前端ASIC設(shè)計流程及設(shè)計工具；
4. 熟練閱讀Perl/Shell/c++腳本語言；
5. 熟悉前端SOC集成流程；
6. 較強(qiáng)的解決問題能力和調(diào)試能力；
7. 有圖像處理知識優(yōu)先；
8. 良好的溝通技巧和團(tuán)隊合作精神
職位發(fā)布者
jie.zhou
7天
簡歷處理用時
100%
簡歷及時處理率
滬公網(wǎng)安備31011502017136號