- 35萬(wàn)-65萬(wàn)/年
- 深圳
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- 5年以上
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- 碩士
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- 全職
職位誘惑: 年終獎(jiǎng)金,年度旅游,五險(xiǎn)一金,技術(shù)領(lǐng)先,成長(zhǎng)空間大,福利好,老板nice,通訊津貼,十五薪,交通補(bǔ)助,年底雙薪,節(jié)日禮物,股票期權(quán),天天下午茶,技能培訓(xùn),免費(fèi)班車,購(gòu)房貸款
發(fā)布時(shí)間: 2019-06-24發(fā)布
職位描述
主要職責(zé)：
- 為公司基于 RISC-V CPU 內(nèi)核的機(jī)器學(xué)習(xí) ASIC 芯片設(shè)計(jì) RTL；
- 優(yōu)化芯片的時(shí)鐘及功耗； - 為模擬仿真過(guò)程中的芯片功能性調(diào)試提供支持；
- 為 RTL 設(shè)計(jì)編寫計(jì)時(shí)和功耗限制
崗位要求：
- 電子、計(jì)算機(jī)、物理、數(shù)學(xué)等相關(guān)理工科專業(yè)，碩士或博士學(xué)歷；
- 具備使用 System Verilog/Verilog 進(jìn)行 RTL 設(shè)計(jì)的經(jīng)驗(yàn)；
- 良好的 Python/Perl/Tcl 腳本編寫能力；
- 英文具有良好的閱讀文檔的能力；
- 優(yōu)秀的學(xué)習(xí)能力、責(zé)任心和團(tuán)隊(duì)協(xié)作能力；
- 具備功耗優(yōu)化相關(guān)知識(shí)將優(yōu)先考慮；
- 對(duì) RISC-V 指令集、CPU 體系架構(gòu)、存儲(chǔ)器分級(jí)體系有所了解將優(yōu)先考慮；
- 有跨地域、跨語(yǔ)言協(xié)作經(jīng)驗(yàn)的優(yōu)先考慮
職位發(fā)布者
jie.zhou
7天
簡(jiǎn)歷處理用時(shí)
100%
簡(jiǎn)歷及時(shí)處理率
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