- 35萬-65萬/年
- 深圳
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- 3年以上
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- 本科
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- 全職
職位誘惑: 年終獎金,年度旅游,技術(shù)領(lǐng)先,五險一金,福利好,成長空間大,老板nice,通訊津貼,十五薪,交通補助,年底雙薪,節(jié)日禮物,股票期權(quán),技能培訓,天天下午茶,免費班車
發(fā)布時間: 2019-06-24發(fā)布
職位描述
職位描述:
使用 System Verilog 和 UVM 對數(shù)字電路進行塊級和頂級驗證
驗證計劃
驗證規(guī)范
驗證環(huán)境（創(chuàng)建/改編/維護）
測試用例創(chuàng)建
使用專用測試向量進行定向測試
約束隨機測試
創(chuàng)建覆蓋矩陣
編寫驗證報告
任職要求:
經(jīng)過驗證的 ASIC / FPGA 驗證能力和測試平臺開發(fā)經(jīng)驗
了解 System Verilog（SV）和面向?qū)ο蟮木幊谈拍?br />使用模擬驗證工具的經(jīng)驗（Synopsys / Mentor / Cadence）
使用 UVM / OVM 方法開發(fā)塊級和子系統(tǒng)級測試臺的經(jīng)驗
具有版本控制系統(tǒng)的經(jīng)驗
能夠用英語表達想法和有效溝通
符合以下條件者優(yōu)先：
系統(tǒng)級驗證經(jīng)驗
正式驗證經(jīng)驗
編程技巧（Matlab，SystemC，Tcl，Python，C / C ++ ......）
信號處理和高性能計算領(lǐng)域的能力
有關(guān)處理器架構(gòu)的知識
職位發(fā)布者
jie.zhou
7天
簡歷處理用時
100%
簡歷及時處理率
滬公網(wǎng)安備31011502017136號