IC Design 模擬IC設(shè)計(jì)師

收藏職位

40萬(wàn)-80萬(wàn)/年
武漢
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5年以上
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碩士
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全職

職位誘惑: 老板nice,技術(shù)領(lǐng)先,年終獎(jiǎng)金,成長(zhǎng)空間大,年底雙薪

發(fā)布時(shí)間: 2023-07-04發(fā)布

職位描述

Essential Functions:
Duties and responsibilities of this position include but are not limited to the following:
1.負(fù)責(zé)模擬電路的設(shè)計(jì)、仿真、驗(yàn)證等工作；
2.負(fù)載評(píng)估工藝，并提出工藝需求；
3.指導(dǎo)版圖設(shè)計(jì)工程師完成模擬電路版圖設(shè)計(jì)；
4.配合測(cè)試工程師完成模擬電路及IP的測(cè)試；
5.完成技術(shù)文檔的編寫(xiě)。

Qualifications:
1.有模擬電路相關(guān)的設(shè)計(jì)開(kāi)發(fā)經(jīng)驗(yàn)，參與過(guò)完整的產(chǎn)品開(kāi)發(fā)及流片、導(dǎo)入流程；
2.能夠熟練使用Synopsys/Cadence/Mentor等IC設(shè)計(jì)軟件，熟悉Spectre、Hspice、hsim等仿真工具；熟練使用Cadence/Mentor軟件進(jìn)行模擬IC設(shè)計(jì)/仿真和設(shè)計(jì)規(guī)則檢查；
3.對(duì)芯片中一個(gè)或多個(gè)常用模塊有深入理解，如PLL、ADC、Driver、OPA、DAC、Bandgap等；
4.對(duì)工藝、器件有一定認(rèn)識(shí)；
5.具有數(shù)?；旌想娐吩O(shè)計(jì)基礎(chǔ)，能使用Verilog/Verilog-A建模；
6.具有CTLE、DFE、CDR、Emphasis、PLL成功設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先；
7.主動(dòng)性強(qiáng)，有責(zé)任心，做事認(rèn)真仔細(xì)，良好的團(tuán)隊(duì)合作精神。