- 20萬-40萬/年
- 深圳
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- 應屆生/在校生
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- 碩士
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- 全職
職位誘惑: 五險一金,老板nice,股票期權,年度旅游,技術領先,成長空間大,技能培訓,與貢獻相匹配的薪資,利潤分紅
發(fā)布時間: 2020-09-16發(fā)布
職位描述
崗位職責：
1.IP和SOC級別的設計實現(xiàn)；
2.基于Perl、TCL或其他Shell腳本建立或優(yōu)化設計方法學流程；
3.協(xié)助DFT相關工作；
4.協(xié)助用SystemVerilog以及各種驗證方法學（覆蓋率模型，帶約束的隨機向量生成等）進行模塊以及全芯片的驗證；
5.協(xié)助門級綜合；
6.協(xié)助RTL到門級、門級到版圖后網(wǎng)表的形式化檢查；
7.協(xié)助后端人員完成各種工藝角和模式下的時序收斂；
8.協(xié)助數(shù)?；旌舷到y(tǒng)中模擬模塊的建模。
人員要求：
1.相關專業(yè)碩士及以上學歷；
2.扎實的數(shù)字電路基礎和熟練的verilog代碼技能，具備系統(tǒng)架構(gòu)知識者優(yōu)先；
3.理解靜態(tài)時序分析，掌握從單元級到頂層的時序收斂；
4.精通一門以上編程語言，具備匯編語言能力者優(yōu)先；
5.良好的溝通能力和團隊協(xié)作能力；
6.具備UVM、FGPA或者DFT知識者優(yōu)先。
職位發(fā)布者
熊慧
HR
7天
簡歷處理用時
100%
滬公網(wǎng)安備31011502017136號