- 2萬-4萬/年
- 成都
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- 1-3年
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- 本科
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- 全職
職位誘惑: 七險(xiǎn)一金、生日禮物、節(jié)假日禮物、超長(zhǎng)春節(jié)假、年度體檢、午餐補(bǔ)助、加班餐、下午茶、工會(huì)活動(dòng)
發(fā)布時(shí)間: 2021-08-03發(fā)布
職位描述
主要崗位職責(zé)：
1.負(fù)責(zé)數(shù)字電路模塊RTL設(shè)計(jì)及驗(yàn)證、模塊時(shí)序分析及優(yōu)化設(shè)計(jì)；
2.協(xié)助研究模擬電路本領(lǐng)域相關(guān)關(guān)鍵技術(shù)；
3.協(xié)助編制項(xiàng)目相關(guān)技術(shù)文檔。
主要任職資格要求：
1.熟練使用verilog/VHDL/systemverilog進(jìn)行RTL模塊設(shè)計(jì)；
2.有FPGA設(shè)計(jì)、數(shù)字IC設(shè)計(jì)經(jīng)歷；
3.了解一項(xiàng)或多項(xiàng)有關(guān)圖像信號(hào)處理、視頻信號(hào)處理、通信協(xié)議、接口協(xié)議者優(yōu)先。
職位發(fā)布者
zhaopin@zhenxinkj.cn
HR
7天
簡(jiǎn)歷處理用時(shí)
100%
簡(jiǎn)歷及時(shí)處理率
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