工作職責(zé)：
1、    搭建UVM整體架構(gòu)，實(shí)現(xiàn)SOC系統(tǒng)級(jí)自動(dòng)化驗(yàn)證流程；
2、    搭建驗(yàn)證環(huán)境，編寫驗(yàn)證程序，執(zhí)行驗(yàn)證以及測(cè)試，調(diào)試并解決問(wèn)題，分析驗(yàn)證狀態(tài)； 
3、    負(fù)責(zé)IC設(shè)計(jì)項(xiàng)目相關(guān)驗(yàn)證計(jì)劃的制定驗(yàn)證結(jié)果的評(píng)審，并根據(jù)項(xiàng)目的特點(diǎn)制定不同的驗(yàn)證策略、方案；
4、    開(kāi)發(fā)驗(yàn)證平臺(tái)，使用Verilog System Verilog UVM OVM等語(yǔ)言工具，實(shí)現(xiàn)高效率的芯片功能，性能驗(yàn)證，芯片模塊級(jí)以及系統(tǒng)級(jí)驗(yàn)證，完成驗(yàn)證執(zhí)行和Debug，滿足Tape Out需求；
5、    與IC設(shè)計(jì)工程師和系統(tǒng)工程師密切合作，熟練SOC設(shè)計(jì)流程及 EDA 常用仿真工具；
6、    對(duì)IC設(shè)計(jì)項(xiàng)目的驗(yàn)證進(jìn)度和質(zhì)量負(fù)責(zé)，既能承擔(dān)具體的技術(shù)任務(wù)，也能lead驗(yàn)證團(tuán)隊(duì) 



任職資格:
1、具有3~5年的IP或 SOC驗(yàn)證經(jīng)驗(yàn)，碩士以及以上學(xué)歷，電子、通信、計(jì)算機(jī)、半導(dǎo)體物理或微電子專業(yè)；
2、具有扎實(shí)的IC驗(yàn)證基礎(chǔ)，熟悉IC設(shè)計(jì)驗(yàn)證的環(huán)境，流程，掌握NC-SimVCS等相關(guān)驗(yàn)證工具，掌握System Verilog, Assertion 語(yǔ)言等，； 
4、良好的驗(yàn)證文檔編寫能力，具有良好的溝通能力、協(xié)調(diào)能力以及團(tuán)隊(duì)合作意識(shí)，； 
5、熟練SOC設(shè)計(jì)流程及 EDA 常用仿真工具，熟練使用腳本語(yǔ)言如Perl/Python 等；
加分項(xiàng)： 
a、有數(shù)?；旌戏抡娼?jīng)驗(yàn)，熟悉模擬建模；
b、有基于MCU系統(tǒng)的驗(yàn)證經(jīng)驗(yàn)。