- 50萬-80萬/年
- 杭州
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- 3年以上
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- 碩士
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- 全職
職位誘惑: 五險(xiǎn)一金,老板nice,成長空間大
發(fā)布時(shí)間: 2020-09-25發(fā)布
職位描述
職責(zé)描述：
1、依據(jù)數(shù)字前端工程師的Verilog算法代碼實(shí)現(xiàn)數(shù)字IC從RTL到GDS的相關(guān)設(shè)計(jì)；
2、編寫約束文件，使用主流EDA工具進(jìn)行RTL綜合，評估代碼性能、面積、功耗；
3、使用主流EDA工具進(jìn)行布局布線、時(shí)序分析、信號(hào)完整性分析等后端相關(guān)工作；
4、設(shè)計(jì)實(shí)驗(yàn)室測試方案，并且使用實(shí)驗(yàn)室的測試設(shè)備對芯片樣片進(jìn)行相關(guān)測試評估；
5、撰寫芯片設(shè)計(jì)、測試報(bào)告，協(xié)助測試工程師進(jìn)行中測和成測規(guī)范的定義及其驗(yàn)證。
任職要求：
1、具備扎實(shí)的半導(dǎo)體物理理論和數(shù)字集成電路基礎(chǔ)，掌握Verilog語言編程技術(shù)；
2、了解數(shù)字IC后端的設(shè)計(jì)流程，能夠熟練使用UNIX/Linux、shell/perl/tcl語言；
3、熟練進(jìn)行Floorplan、P&R、時(shí)序分析、電源完整性分析、信號(hào)完整性分析等；
4、能夠熟練閱讀英文資料并能用英文撰寫芯片相關(guān)技術(shù)規(guī)范、設(shè)計(jì)和測試報(bào)告；
5、具有敬業(yè)精神、團(tuán)隊(duì)合作精神以及良好的溝通能力，做事踏實(shí)、認(rèn)真、勤懇。
職位發(fā)布者
王加穎
HR
簡歷處理用時(shí)
簡歷及時(shí)處理率
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