ASIC前端設(shè)計工程師
- 40萬-80萬/年
- 北京
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- 5年以上
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- 碩士
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- 全職
職位誘惑: 年終獎金,五險一金,福利好,交通補助,通訊津貼,技術(shù)領(lǐng)先,年度旅游
發(fā)布時間: 2020-02-12發(fā)布
職位描述
崗位職責(zé):
1.根據(jù)產(chǎn)品說明負(fù)責(zé)模塊的接口定義,RTL代碼編寫,和文檔整理。
2.負(fù)責(zé)RTL綜合,時序檢查,UPF定義,Lint/CDC等檢查,確保設(shè)計代碼質(zhì)量。
3.負(fù)責(zé)和配合集成,供電,時鐘,復(fù)位,面積和功耗優(yōu)化工作。
4.負(fù)責(zé)所設(shè)計模塊的基本功能驗證定義和仿真,配合驗證工程師完成詳細(xì)的驗證工作。
5.配合支持芯片的樣品調(diào)試和問題解決。
6.參與項目的整體規(guī)劃,保證負(fù)責(zé)模塊的按時,高質(zhì)量交付。
任職資格:
1. 通信、電子工程、微電子等相關(guān)專業(yè)碩士及以上學(xué)歷,3-15年IC設(shè)計經(jīng)驗。
2. 熟練使用Verilog/System Verilog/VHDL語言進(jìn)行代碼開發(fā), 熟練使用EDA設(shè)計驗證工具: VCS, Verdi, Spyglass等。
3. 有5G,LTE,NoC, LPDDR, ARM, DSP, PCIE, Security, Clock, Power, FPGA等開發(fā)應(yīng)用經(jīng)驗者優(yōu)先。
4. 具有良好的英文能力,閱讀和日常交流通暢。
5. 具有較強的協(xié)調(diào)、溝通能力,和良好的團(tuán)隊精神。