L2 ASIC designer

收藏職位

40萬-80萬/年
北京
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5年以上
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碩士
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全職

職位誘惑: 年終獎(jiǎng)金,年度旅游,技術(shù)領(lǐng)先,通訊津貼,交通補(bǔ)助,福利好,成長(zhǎng)空間大

發(fā)布時(shí)間: 2020-02-12發(fā)布

職位描述

崗位職責(zé)：
1.根據(jù)產(chǎn)品說明負(fù)責(zé)模塊的接口定義，RTL代碼編寫，和文檔整理。
2.負(fù)責(zé)RTL綜合，時(shí)序檢查，UPF定義，Lint/CDC等檢查，確保設(shè)計(jì)代碼質(zhì)量。
3.負(fù)責(zé)和配合集成，供電，時(shí)鐘，復(fù)位，面積和功耗優(yōu)化工作。
4.負(fù)責(zé)所設(shè)計(jì)模塊的基本功能驗(yàn)證定義和仿真，配合驗(yàn)證工程師完成詳細(xì)的驗(yàn)證工作。
5.配合支持芯片的樣品調(diào)試和問題解決。
6.參與項(xiàng)目的整體規(guī)劃，保證負(fù)責(zé)模塊的按時(shí)，高質(zhì)量交付。
任職資格：
1. 通信、電子工程、微電子等相關(guān)專業(yè)碩士及以上學(xué)歷，3-15年IC設(shè)計(jì)經(jīng)驗(yàn)，有Data plane (MAC/RLC/PDCP/SDAP)ASIC設(shè)計(jì)經(jīng)驗(yàn)。
2. 熟練使用Verilog/System Verilog/VHDL語言進(jìn)行代碼開發(fā), 熟練使用EDA設(shè)計(jì)驗(yàn)證工具: VCS, Verdi, Spyglass等。
3. 有5G，LTE，NoC, LPDDR, ARM, DSP, PCIE, Security, Clock, Power, FPGA等開發(fā)應(yīng)用經(jīng)驗(yàn)者優(yōu)先。
4. 具有良好的英文能力，閱讀和日常交流通暢。
5. 具有較強(qiáng)的協(xié)調(diào)、溝通能力，和良好的團(tuán)隊(duì)精神。