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  • 30萬-60萬/年
  • 上海
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  • 碩士
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  • 全職

職位誘惑: 五險(xiǎn)一金,年終獎金,年度旅游,技術(shù)領(lǐng)先,成長空間大,十五薪,技能培訓(xùn),股票期權(quán)

發(fā)布時間: 2020-11-25發(fā)布

職位描述

JOB DESCRIPTION:
1. Build SoC/IP level Spyglass/Synthesis/Timing Analysis/Formality Check/CDC flow
2. Do SoC/IP level synthesis / timing analysis / formality check / CDC check
3. Deliver constraints and closely co-work timing closure with P&R
4. Take some block level RTL coding

QUALIFICATION:
1. MSEE with >3 year+ experience of digital design experience;
2. Relevant experience in complex timing closure;
3. Be familiar with DC/PT/formality check tools
4. Be familiar with Tcl/Perl/…. Scripts language
5. RTL coding experience is a plus
 

職位發(fā)布者

Peter

HR

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