- 20萬-40萬/年
- 上海
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- 工作經(jīng)驗不限
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- 本科
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- 全職
職位誘惑: 年終獎金,五險一金,老板nice,年底雙薪,年度旅游,技術(shù)領(lǐng)先,成長空間大,通訊津貼,交通補助
發(fā)布時間: 2020-09-03發(fā)布
職位描述
職能描述：
1. 根據(jù)功能需求設(shè)計IP架構(gòu)，設(shè)計信號時序，狀態(tài)機和流水線；
2. 根據(jù)需求設(shè)計RTL/Verilog程序，并下載波形，完成時序檢查Debug；
3. 根據(jù)需求設(shè)計驗證程序，安排測試案例；
4. 寫設(shè)計文檔。
崗位要求：
1. 了解數(shù)字設(shè)計的流程，會使用Verilog或者VHDL；
2. 會使用數(shù)字設(shè)計的工具，例如FPGA設(shè)計工具、vcs、verdi、ncsim等；
3. 會寫test bench；
4. 了解圖像基本知識；
5. 211及985院校，本科及以上學歷。
職位發(fā)布者
閔女士
HR
7天
簡歷處理用時
100%
滬公網(wǎng)安備31011502017136號