- 30萬(wàn)-50萬(wàn)/年
- 北京
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- 5年以上
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- 本科
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- 全職
職位誘惑: 年終獎(jiǎng)金,五險(xiǎn)一金,節(jié)日禮物,技能培訓(xùn)
發(fā)布時(shí)間: 2020-08-25發(fā)布
職位描述
崗位職責(zé)：
1. 負(fù)責(zé)SoC綜合實(shí)現(xiàn)整體規(guī)劃方案。
2. 負(fù)責(zé)CPU模塊級(jí)/頂層綜合實(shí)現(xiàn)流程，包括SDC/Synthesis/Formal/STA。
3. 支持PnR工程師完成Floorplan/CTS/Timing closure。
4. 負(fù)責(zé)參數(shù)提取，支持驗(yàn)證工程師完成門(mén)級(jí)仿真調(diào)試。
5. 運(yùn)用UPF低功耗方法學(xué)完成低功耗設(shè)計(jì)流程。
任職要求：
1．熟悉Verilog HDL，對(duì)SDC有深刻理解，熟練使用主流EDA工具軟件。
2．熟悉Linux系統(tǒng)操作，熟練掌握腳本編寫(xiě)技能（Shell/Tcl/Perl等）。
3．具備40nm或40nm以下先進(jìn)工藝SoC的Timing closure/STA經(jīng)驗(yàn)優(yōu)先。
4．具備DFT設(shè)計(jì)驗(yàn)證經(jīng)驗(yàn)及測(cè)試向量生成經(jīng)驗(yàn)優(yōu)先。
5．具備一定領(lǐng)導(dǎo)能力及獨(dú)立工作能力。
6．相關(guān)專業(yè)本科及以上學(xué)歷， 本科5年以上或碩士3年以上工作經(jīng)驗(yàn)。
職位發(fā)布者
曹楠楠
HR
7天
簡(jiǎn)歷處理用時(shí)
100%
簡(jiǎn)歷及時(shí)處理率
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領(lǐng)域: 智能硬件,通信網(wǎng)絡(luò),工業(yè)控制
規(guī)模: 50-100人
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工作地址:
燕園大廈
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