- 25萬-45萬/年
- 深圳
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- 3年以上
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- 本科
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- 全職
職位誘惑: 成長空間大,技術(shù)領(lǐng)先,年終獎(jiǎng)金,股票期權(quán)
發(fā)布時(shí)間: 2020-10-15發(fā)布
職位描述
工作描述
- 與架構(gòu)師及軟件團(tuán)隊(duì)協(xié)作保證微架構(gòu)及設(shè)計(jì)在多平臺(tái)上被充分驗(yàn)證
- 工作內(nèi)容著重于設(shè)計(jì)驗(yàn)證基礎(chǔ)平臺(tái)的搭建
- 使用System Verilog/UVM的方法針對(duì)設(shè)計(jì)功能制定驗(yàn)證計(jì)劃
- 日常維護(hù)回歸測試以保證設(shè)計(jì)的正常工作。
- 要求CS/EE專業(yè)碩士 或 具有3年芯片驗(yàn)證相關(guān)工作經(jīng)驗(yàn)的本科學(xué)歷
- 具有開發(fā)和執(zhí)行復(fù)雜芯片測試計(jì)劃的經(jīng)驗(yàn)，熟練掌握System Verilog及Python/Perl等腳本語言。
- 精通UVM方法學(xué)，具有SOC級(jí)及IP子系統(tǒng)的驗(yàn)證經(jīng)驗(yàn)，例如CPU子系統(tǒng)，PCIE，以太網(wǎng)，DDR和serdes系統(tǒng)等。
- 負(fù)責(zé)為復(fù)雜芯片定義/開發(fā)/執(zhí)行自測試環(huán)境
- 熟悉assertion和代碼/功能覆蓋率，熟悉形式驗(yàn)證工具。
- 良好的溝通能力，具備團(tuán)隊(duì)協(xié)作精神
職位發(fā)布者
Dan
HR
7天
簡歷處理用時(shí)
100%
簡歷及時(shí)處理率
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