數(shù)字ic設(shè)計(jì)工程師

收藏職位

36萬(wàn)-72萬(wàn)/年
北京
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3年以上
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本科
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全職

職位誘惑: 年終獎(jiǎng)金,五險(xiǎn)一金,節(jié)日禮物,福利好,老板nice,成長(zhǎng)空間大

發(fā)布時(shí)間: 2021-01-11發(fā)布

職位描述

職位描述
崗位職責(zé)：
1. 完成芯片級(jí)架構(gòu)設(shè)計(jì)、RTL實(shí)現(xiàn)/驗(yàn)證及相關(guān)工作。
2. 參與搭建仿真驗(yàn)證環(huán)境和FPGA驗(yàn)證環(huán)境。
3. 參與芯片綜合、DFT、后端的設(shè)計(jì)和實(shí)現(xiàn)。
4. 指導(dǎo)版圖設(shè)計(jì)并進(jìn)行相關(guān)檢查和后仿真。
5. 持續(xù)提升設(shè)計(jì)質(zhì)量，包括面積，功耗，時(shí)序優(yōu)化。

崗位要求
1. 計(jì)算機(jī)、數(shù)學(xué)、物理、電子、通信、集成電路設(shè)計(jì)等相關(guān)專業(yè)本科及以上學(xué)歷。
1. 精通Verilog設(shè)計(jì)語(yǔ)言，熟悉芯片設(shè)計(jì)方法學(xué)，精通低功耗設(shè)計(jì)，可靠和可測(cè)性設(shè)計(jì)。
2. 熟悉主流EDA工具，理解邏輯綜合、Floorplan、布局布線、時(shí)序分析、功耗分析等。
2. 有使用綜合、lint、形式驗(yàn)證、靜態(tài)時(shí)序分析工具的經(jīng)驗(yàn)。
3. 有成功流片經(jīng)驗(yàn)，熟悉系統(tǒng)架構(gòu)者優(yōu)先。