工作內(nèi)容

將承擔(dān)SoC系統(tǒng)設(shè)計(jì)中的重要角色，將與包括ASIC驗(yàn)證工程師、FPGA工程師、硬件工程師、軟件工程師等緊密配合，完成系統(tǒng)開發(fā)和調(diào)試。工作內(nèi)容包括但不限于：布局布線、功耗分析、物理驗(yàn)證、低功耗的物理實(shí)現(xiàn)等。1.負(fù)責(zé)ASIC后端設(shè)計(jì)實(shí)現(xiàn)，實(shí)現(xiàn)block level Floorplan / Placement / CTS / Routing / Physical Verification;
2.承擔(dān)模塊級(jí)Perl/TCL/Shell腳本開發(fā)，實(shí)現(xiàn)流程自動(dòng)化，并完善IC物理實(shí)現(xiàn)流程;
3.解決模塊級(jí)先進(jìn)工藝所引起的如leakage，信號(hào)完整性，DFM及DFT等問題;

4.負(fù)責(zé)模塊級(jí)ECO實(shí)現(xiàn)，并完成ECO之后的formal,physical verification檢查;
5.完成低功耗方面模塊級(jí)后端設(shè)計(jì)（基于UPF/CPF流程），例如PSO實(shí)現(xiàn)，完成靜態(tài)和動(dòng)態(tài)IR drop分析和power integrity分析，以及power問題定位與修復(fù)。
任職要求

1、碩士2年以上后端設(shè)計(jì)經(jīng)驗(yàn)，本科1年以上后端設(shè)計(jì)經(jīng)驗(yàn);
2、ASIC/SOC后端設(shè)計(jì)經(jīng)驗(yàn)，網(wǎng)表到GDSII的物理實(shí)現(xiàn);
3、擁有chip level Floorplan/Placement/CTS/Routing/Physical Verification方面的豐富經(jīng)驗(yàn);
4、低功耗設(shè)計(jì)的經(jīng)驗(yàn)，IR drop分析，根據(jù)power分析修正設(shè)計(jì)，熟悉UPF/CPF;
5、能手動(dòng)修改DRC/LVS/ERC/Antanna;
6、熟練使用主流的芯片數(shù)字設(shè)計(jì)工具，例如DC，ICC/ICC2，EDI/INNOVUS，PT，Calibre， Redhawk;
7、熟練使用Tcl，Perl，Python等腳本建立自動(dòng)化流程。