- 30萬-50萬/年
- 上海
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- 3年以上
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- 本科
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- 全職
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發(fā)布時間: 2021-01-26發(fā)布
職位描述
工作職責：
1. 負責制定數(shù)字電路模塊級和系統(tǒng)級設計方案;
2. 負責系統(tǒng)整合和相關模塊的設計；
3. 負責搭建仿真環(huán)境并進行仿真；
4. 負責模塊級以及系統(tǒng)級綜合，時序分析和檢查；
5. 負責綜合后網(wǎng)表以及約束文件的一致性檢查和交付；
6. 負責對PR進程中的netlist+spef進行相關的timing check和report的生成和管理；
7. 負責FPGA測試，負責芯片bring up。
任職要求：
1. 本科五年以上或碩士三年以上相關工作經(jīng)驗，微電子、電子信息、集成電路等相關專業(yè)；
2. 熟練掌握Verilog/SystemVerilog；
3. 熟悉SOC系統(tǒng)結(jié)構(gòu)和AMBA總線協(xié)議；
4. 對RTL設計和netlist實現(xiàn)有深刻的理解和實現(xiàn)能力；
5. 熟練使用相關的CAD工具，包括但不限于：PrimeTime、LEC verplex、Formality、DC、Tempus等；
6. 熟練使用至少一種常用腳本語言包括但不限于Perl、Tcl、bash、Makefile等；
7. 有過芯片流片經(jīng)驗并全程參與前端到后端的工作的優(yōu)先；
8. 有成功流片經(jīng)驗者優(yōu)先，強烈的責任心和學習能力。
職位發(fā)布者
Annie
HR
7天
簡歷處理用時
100%
滬公網(wǎng)安備31011502017136號