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數(shù)字電路設(shè)計(jì)工程師

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  • 30萬-60萬/年
  • 蘇州
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  • 5年以上
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  • 碩士
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  • 全職

職位誘惑: 年終獎金,五險一金,福利好,老板nice,股票期權(quán),技術(shù)領(lǐng)先,成長空間大,技能培訓(xùn)

發(fā)布時間: 2021-03-06發(fā)布

職位描述

崗位職責(zé):
1.IP和SOC級別的設(shè)計(jì)實(shí)現(xiàn);
2.基于Perl、TCL或其他Shell腳本建立或優(yōu)化設(shè)計(jì)方法學(xué)流程;
3.協(xié)助DFT相關(guān)工作;
4.協(xié)助用SystemVerilog以及各種驗(yàn)證方法學(xué)(覆蓋率模型,帶約束的隨機(jī)向量生成等)進(jìn)行模塊以及全芯片的驗(yàn)證;
5.協(xié)助門級綜合;
6.協(xié)助RTL到門級、門級到版圖后網(wǎng)表的形式化檢查;
7.協(xié)助后端人員完成各種工藝角和模式下的時序收斂;
8.協(xié)助數(shù)?;旌舷到y(tǒng)中模擬模塊的建模和仿真。
任職要求:
1.相關(guān)專業(yè)碩士及以上學(xué)歷;
2.扎實(shí)的數(shù)字電路基礎(chǔ)和熟練的verilog代碼技能,具備系統(tǒng)架構(gòu)知識者優(yōu)先;
3.理解靜態(tài)時序分析,掌握從單元級到頂層的時序收斂;
4.精通一門以上編程語言,具備C/C++語言能力者優(yōu)先;
5.良好的溝通能力和團(tuán)隊(duì)協(xié)作能力;
6.具備UVM、FGPA或者DFT知識者優(yōu)先。

職位發(fā)布者

李炎東

Team Leader/ Tech Leader

7天

簡歷處理用時

100%

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