關(guān)于 啄木鳥(niǎo)
公司希望徹底改變基于斯坦福大學(xué)顛覆性研究的半導(dǎo)體驗(yàn)證和確認(rèn)。 我們得到了國(guó)際頂級(jí)風(fēng)險(xiǎn)投資的支持，并在中國(guó)和臺(tái)灣擁有一級(jí)設(shè)計(jì)公司客戶(hù)。
 
我們目前在中國(guó)大陸和臺(tái)灣設(shè)有辦事處，并希望積極發(fā)展公司！
 
職位描述
我們正在尋找一位積極進(jìn)取且注重細(xì)節(jié)的軟件開(kāi)發(fā)工程師加入我們公司。該角色將專(zhuān)注于實(shí)現(xiàn)和驗(yàn)證基于斯坦福大學(xué)多年研究的創(chuàng)新驗(yàn)證技術(shù)的產(chǎn)品，幫助我們擴(kuò)展并將其轉(zhuǎn)變?yōu)楣I(yè)用途。 您將負(fù)責(zé)開(kāi)發(fā)、驗(yàn)證、產(chǎn)品化、和維護(hù)啄木鳥(niǎo)的 EDA 工具。 這是一個(gè)可以精英團(tuán)隊(duì)的好機(jī)會(huì)，并能夠在一個(gè)具有挑戰(zhàn)性的領(lǐng)域?qū)W習(xí)，貢獻(xiàn)和創(chuàng)新。 個(gè)人還將與客戶(hù)合作，將產(chǎn)品集成到他們的驗(yàn)證流程中。
啄木鳥(niǎo)為選定的候選人提供有競(jìng)爭(zhēng)力的薪酬，并具有公平性。辦公地點(diǎn)全國(guó)可議，工作薪資可議。
 
主要職責(zé)
主要職責(zé)將根據(jù)候選人的技能和專(zhuān)業(yè)知識(shí)來(lái)調(diào)整，而其中有可能包括下列幾項(xiàng)：
· pre-SI 和 post-SI 完整周期驗(yàn)證 EDA 工具開(kāi)發(fā)
· 物件導(dǎo)向開(kāi)發(fā)和敏捷開(kāi)發(fā)
· 與團(tuán)隊(duì)和客戶(hù)合作開(kāi)發(fā)
 
資格
· 具有電機(jī)/電子/計(jì)算機(jī)的碩士,博士學(xué)位。
· 工程師：具 EDA 工具開(kāi)發(fā)相關(guān)經(jīng)驗(yàn)
· 精通演算法和數(shù)據(jù)結(jié)構(gòu)
· 精通 C / C++ 語(yǔ)言
· 精通 RTL 設(shè)計(jì)語(yǔ)言 (如 Verilog)
· 具有和 EDA 工具廠商合作的經(jīng)驗(yàn) (如 Cadence, Synopsys, Mentor)
· 熟悉 Linux 環(huán)境及至少一種腳本語(yǔ)言（如 Python, Perl, Tcl）
· 熟悉版本控制方法/系統(tǒng)，如Perforce或GIT
· 能夠與內(nèi)部和外部團(tuán)隊(duì)/客戶(hù)有效合作。
· 具有強(qiáng)烈學(xué)習(xí)初創(chuàng)公司所可能需要的各種技能的渴望
 
首選技能
理想中的候選人將會(huì)有以下的經(jīng)驗(yàn)：
· 有數(shù)字電路合成的經(jīng)驗(yàn)，尤其是有使用 Synopsys Design Compiler 或 Cadence Genus 工具的經(jīng)驗(yàn)
· 有使用 VC Formal 或 Cadence Jasper 的經(jīng)驗(yàn)
有 System Verilog, Verilog, 或 VHDL 的經(jīng)驗(yàn)