- 40萬(wàn)-80萬(wàn)/年
- 上海
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- 3年以上
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- 碩士
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- 全職
職位誘惑: 年終獎(jiǎng)金,五險(xiǎn)一金,老板nice,成長(zhǎng)空間大,通訊津貼
發(fā)布時(shí)間: 2022-06-16發(fā)布
職位描述
• Develop custom cell for embedded FPGA layout
• Develop logic synthesis scripts to optimize embedded FPGA RTL netlists
• 為嵌入式 FPGA 布局開(kāi)發(fā)定制單元
• 開(kāi)發(fā)邏輯綜合腳本以優(yōu)化嵌入式 FPGA RTL 網(wǎng)表
• Master degree in Micro-electronics
• Familiar with Cadence Virtuoso or equivalent tools
• Familiar with Synopsys Design Compiler or equivalent tools
• Experience in developing standard cells in advanced technology nodes
• Have tape-out experience is a plus
• 微電子學(xué)碩士
• 熟悉Cadence Virtuoso 或同等工具
• 熟悉 Synopsys Design Compiler 或同等工具
• 在先進(jìn)技術(shù)節(jié)點(diǎn)開(kāi)發(fā)標(biāo)準(zhǔn)單元的經(jīng)驗(yàn)
• 有流片經(jīng)驗(yàn)者優(yōu)先
職位發(fā)布者
姜女士
其他
7天
簡(jiǎn)歷處理用時(shí)
100%
簡(jiǎn)歷及時(shí)處理率
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