- 30萬(wàn)-60萬(wàn)/年
- 西安
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- 5年以上
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- 本科
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- 全職
職位誘惑: 五險(xiǎn)一金,年終獎(jiǎng)金,十五薪,成長(zhǎng)空間大,老板nice,福利好
發(fā)布時(shí)間: 2022-07-25發(fā)布
職位描述
崗位職責(zé)：
1、運(yùn)用Xilinx、Altera等公司主流FPGA器件及開(kāi)發(fā)環(huán)境進(jìn)行項(xiàng)目開(kāi)發(fā)；
2、負(fù)責(zé)FPGA系統(tǒng)的架構(gòu)設(shè)計(jì)、關(guān)鍵技術(shù)攻關(guān)；
3、負(fù)責(zé)FPGA系統(tǒng)的算法實(shí)現(xiàn)、硬件加速、資源優(yōu)化和時(shí)序優(yōu)化；
4、負(fù)責(zé)相關(guān)產(chǎn)品系統(tǒng)集成、系統(tǒng)測(cè)試及文檔撰寫(xiě)；
5、負(fù)責(zé)與項(xiàng)目相關(guān)人員的溝通協(xié)調(diào)工作。
任職要求：
1、測(cè)控技術(shù)與儀器、通訊工程、電子信息工程、自動(dòng)化、計(jì)算機(jī)等相關(guān)專業(yè)本科學(xué)歷。
2、熟練使用Verilog或VHDL語(yǔ)言進(jìn)行編程開(kāi)發(fā)，精通時(shí)序仿真和算法驗(yàn)證；
3、有良好的時(shí)序約束理念，理解時(shí)序約束的本質(zhì)，會(huì)編寫(xiě)SDC文件；
4、有深度學(xué)習(xí)開(kāi)發(fā)背景者優(yōu)先。
職位發(fā)布者
梁輝
HR
7天
簡(jiǎn)歷處理用時(shí)
100%
簡(jiǎn)歷及時(shí)處理率
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工作地址:
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